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AMD dépose un brevet pour l'implémentation de l'informatique hybride big.LITTLE-esque

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(Crédit d'image: AMD)

Comme repéré par le détective de brevets @ Underfox3, AMD a déposé un brevet sur ce qui semble être un moyen d'utiliser une architecture informatique hybride de grande taille, à la petite taille, qui comprend un mélange de cœurs hautes performances et de cœurs plus petits à faible performance. Comme pour tous les dépôts de brevets, cela ne garantit pas qu'AMD commercialisera ce type d'appareil, mais cela montre certainement que l'entreprise est en train de rechercher des architectures hybrides.

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Le brevet décrit une nouvelle implémentation de sous-ensemble d'instructions pour un fonctionnement à faible puissance. La mise en œuvre d'AMD permet à un sous-ensemble d'instructions de s'exécuter sur des cœurs de traitement complets plus grands optimisés pour des performances plus élevées, tandis qu'un deuxième sous-ensemble d'instructions s'exécute sur des cœurs simplifiés plus petits conçus pour l'efficacité énergétique. Le brevet d'AMD décrit une méthode par laquelle les cœurs utilisent un emplacement de mémoire partagé pour permettre aux threads de se déplacer entre les deux types de cœurs en fonction de certaines variables.

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Dans la pratique, les gros cœurs exécuteraient de lourdes charges de travail sensibles aux performances, tandis que les plus petits cœurs exécuteraient des tâches légères. Lorsqu'un cœur n'est pas occupé, il peut être arrêté, améliorant ainsi davantage la consommation d'énergie.

Intel a déjà progressé avec un conception hybride avec ses puces Lakefield (sans enthousiasme qualifiées de Big-Bigger), mais pour obtenir une efficacité maximale, le système d'exploitation et les applications doivent connaître l'architecture afin de pouvoir cibler les threads vers les cœurs appropriés. Il y a déjà beaucoup de travail en cours pour soutenir cette technique.

La méthode décrite dans le brevet d'AMD apparaît pour permettre au processeur de trier indépendamment le type de charge de travail à exécuter sur chaque cluster en fonction des instructions prises en charge par les cœurs, chaque type de cœur prenant en charge toutes les instructions ou un sous-ensemble réduit. Le processeur peut également déplacer les charges de travail entre les cœurs en fonction de l'utilisation. Par exemple, si le gros cœur est sous-utilisé, le processeur transfère la charge de travail vers le petit cœur (à condition qu'il prenne en charge les instructions). Si le petit noyau est surutilisé, le fil se déplacera vers le noyau plus grand.

L'approche semble réduire ou annuler la nécessité d'une intervention du système d'exploitation, ce qui pourrait conduire à une adoption plus large des dispositifs informatiques hybrides. Le brevet explique également un exemple dans lequel les grappes de cœurs pourraient être des processeurs, des GPU ou des DSP, ce qui signifie qu'il existe un éventail vertigineux de combinaisons possibles.

Intel utilise plusieurs matrices empilées qu'il associe à son interface die-to-die d'empilage 3D Foveros, mais ce type de technologie d'emballage avancée n'est pas nécessairement nécessaire pour ce type de conception. Si AMD publie une conception informatique hybride, cela pourrait se présenter sous la forme d'une grande matrice ou d'une conception MCM qui exploite de nombreux concepts fondamentaux derrière ses architectures existantes, entre autres possibilités.

Cependant, comme pour tous les brevets, le dépôt d'AMD ne garantit pas que nous verrons de nouveaux produits basés sur la conception. Underfox avertit également que le brevet est toujours en phase d'ajustement, il est donc sujet à changement. Quoi qu'il en soit, le dépôt montre certainement qu'AMD recherche activement son propre type d'implémentations hybrides.

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