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Le brevet AMD décrit une architecture de style big.LITTLE pour les futures conceptions de processeurs hybrides

AMD
AMD a déposé un brevet auprès de l'USPTO (United States Patent and Trademark Office) décrivant une architecture de processeur hybride qui établit des parallèles avec la philosophie de conception big.LITTLE d'ARM. Ce sont des architectures très différentes, mais le concept d'association de noyaux plus puissants pour le levage de charges lourdes avec des noyaux économes en énergie pour des tâches moins intensives est quelque peu similaire.
Ce type d'approche fonctionne bien dans l'espace mobile où les considérations relatives à l'autonomie de la batterie sont prises en compte dans l'équation. AMD le reconnaît dans sa demande de brevet.

«L'augmentation de la durée de vie de la batterie est importante pour les utilisateurs d'appareils mobiles fonctionnant sur batterie, parfois pendant de longues périodes. Par conséquent, il est nécessaire de disposer de systèmes efficaces et à faible consommation qui offrent une capacité de calcul évolutive avec un coût énergétique décroissant», déclare AMD.

L'endurance de la batterie n'a évidemment pas d'importance pour un PC de bureau typique, mais peut-être que ce type de conception pourrait bien fonctionner dans un ordinateur portable. Il n'est pas tout à fait clair quels facteurs de forme AMD a à l'esprit, mais seulement qu'il recherche au moins des conceptions de CPU hybrides. Tel que repéré par l'utilisateur Twitter Underfox, ceci est exposé dans la demande de brevet, qui a en fait été déposée il y a près de deux ans.
Dessin du processeur hybride AMD
Source: AMD via USPTO

Voici le résumé …

Un système de processus hétérogène comprend un premier processeur mettant en œuvre une architecture de jeu d'instructions (ISA) comprenant un ensemble de fonctionnalités ISA et configuré pour prendre en charge un premier sous-ensemble de l'ensemble de fonctionnalités ISA. Le système de processeur hétérogène comprend également un second processeur implémentant l'ISA comprenant l'ensemble des fonctionnalités ISA et configuré pour prendre en charge un second sous-ensemble de l'ensemble des fonctionnalités ISA, dans lequel le premier sous-ensemble et le second sous-ensemble de l'ensemble des fonctionnalités ISA sont différents de chacun. autre. Lorsque le premier sous-ensemble comprend un ensemble complet de fonctionnalités ISA, le second processeur à fonctionnalité inférieure est configuré pour exécuter un fil d'instructions en consommant moins d'énergie et avec des performances inférieures à celles du premier processeur.

AMD note dans sa demande de brevet que la réduction de la puissance dans les processeurs hautes performances est une tâche difficile en raison des diverses techniques impliquées visant à atteindre des performances élevées, notamment des instructions complexes, un pipelining profond, des capacités de superscaler et des opérations spéculatives agressives. C'est là que l'approche hybride entrerait en jeu.

Les tâches peuvent être basculées des cœurs de puissance élevée à faible, en fonction des besoins, pour réduire la consommation d'énergie. AMD envisage l'implémentation de ce type de conception avec ou sans hiérarchie de niveaux de cache, avec un contrôleur de cache dans au moins l'une des conceptions. Cette conception serait également capable de déplacer les fils d'instructions dans les deux sens entre les cœurs haute et basse puissance, selon les besoins.

Il est intéressant de découvrir qu'AMD a effectué des recherches sur cette approche, étant donné qu'Intel semble également adopter une conception hybride avec Alder Lake. Bien entendu, les technologies brevetées ne se manifestent pas nécessairement dans les produits d'expédition. À tout le moins, cependant, c'est quelque chose qu'AMD a envisagé.

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